バックコンバータ + LDO 構成で電源ツリーを組む際の検討ポイント

最近のFPGA・SoC基板は、電源レールが10本超えが当たり前になりつつあります。コア電源、トランシーバ電源、I/O電源、メモリ電源、アナログ電源…これらを全部 LDO で作ると効率が悪いし、全部スイッチング DC-DC で作るとノイズが乗る。

ということで現実的には 「DC-DC でざっくり落として、ノイズに敏感な系統だけ LDO で再生成」 という複合構成が定番になります。本記事では、この「DC-DC + LDO ツリー」を組む際の検討ポイントを実務目線で整理します。

典型的な電源ツリーの形

12V 入力
  ├─ TPS544B28 (バック) → 5V_BULK
  │    ├─ TPS544B28 (バック) → 1.0V_VCCINT (FPGA コア)
  │    ├─ TPS544B28 (バック) → 1.5V_VTT (DDR 終端)
  │    ├─ TPS62160 (小型バック) → 3.3V_DIGITAL
  │    └─ TPS7A47 (高PSRR LDO) → 1.1V_VCCH_GXB (トランシーバ)
  └─ LP38798 (小電流LDO) → 1.8V_VCCAUX

ポイントは：

大電流レール → DC-DC で効率優先
アナログ／高速トランシーバ系 → LDO でノイズ低減
小電流系 → LDO で部品数を削減

トレードオフ4点

1. 効率 vs ノイズ

DC-DC は 90% 級の効率だがスイッチングノイズが乗る。LDO は線形で効率が悪いが出力リップルは μV オーダー。

指針: 高速トランシーバ・PLL・ADC 系には LDO を挟む。それ以外は DC-DC で十分。

2. 電圧差 vs 発熱

LDO のドロップアウトは「IN 電圧 - OUT 電圧」がそのまま発熱になります。1V 落として 1A 流すと 1W の発熱。5V → 1.1V を 1A の LDO でやると 3.9W という発熱で TJ が即死。

指針: LDO の前段に DC-DC を入れて IN 電圧を OUT に近づける（例: 12V → DC-DC で 1.5V → LDO で 1.1V）。

3. シーケンス vs 部品コスト

電源数が増えると当然 IC 個数が増え、シーケンス制御も複雑になります。シーケンスIC（例: TI TPS65094）を入れるとコストアップ。

指針: 専用シーケンス IC を使うか、各 LDO の PG → 次段 EN を RC 遅延付きでチェイン。3〜4 レールまでなら後者でいける。

4. スペース vs 性能

TPS544B28 は WQFN-HR で 3×3.5mm、外付けインダクタ込みで合計 100mm² 程度。LDO TPS7A47 は QFN で 3×3mm、外付けは少ない。

指針: 高密度ボードでは「DC-DC を最小限にして LDO 主体」、放熱に余裕があるボードでは「DC-DC 主体で効率優先」。

代表的な組合せパターン

パターンA：FPGA + 周辺の標準的構成

12V → 5V (TPS544B28)
     ├→ 1.0V VCCINT (TPS544B28)
     ├→ 1.5V VTT (TPS544B28)
     ├→ 3.3V Digital (TPS62160)
     └→ 1.1V VCCH_GXB (TPS7A47, from 1.5V)

この形なら効率・ノイズ・スペースのバランスが良く、設計レビューも比較的シンプル。

パターンB：低ノイズ重視（ADC・センサー系）

12V → 3.3V (TPS544B28)
     ├→ 3.3V Analog (TPS7A4901, from 5V intermediate)
     ├→ 1.8V Sensor (TPS7A47)
     └→ 1.0V Analog (TPS7A47)

LDO を多用してノイズ床を下げる。効率は犠牲だが ADC のダイナミックレンジが伸びる。

パターンC：超低消費電力（バッテリー駆動）

LiPo 3.7V → ←
         ├→ 3.3V (TPS62160 高効率バック)
         ├→ 1.8V (TPS62160 高効率バック)
         └→ 1.0V (TPS62160 高効率バック)

LDO 排除して全 DC-DC。ノイズ的には不利だが効率最大。

レビュー時の確認項目

入力側

入力電源容量 (W) が消費電力合計を超えている
入力デカップリングが適切（IC 直近に 0.1uF）
突入電流対策（インラッシュ制限 or PG 信号でチェイン）

各レギュレータ

EN ピンが直接 VIN に繋がっていない
FB 抵抗値がデータシート推奨範囲
PG ピンに対するプルアップ存在
出力コンデンサがデータシート指定容量
サーマルパッドの放熱処理

ツリー全体

各電源レールの 生成元が一意
シーケンスが規定通り（VCCINT → VCCAUX → VCCIO 等）
PG → 次段 EN の遅延が十分（RC で 1ms 以上推奨）
立ち下げ順序も考慮されている

自動化できる範囲

ScoutChecker は内蔵の電源IC ピンライブラリから、各 IC のピン機能を自動マッチングして以下をチェックします：

各レールに対応するデカップリングコンデンサの存在
EN ピンの異常接続検出
PG ピンのプルアップ抵抗存在
シーケンス順序の評価（パワーパストレース）
1 ピンネット（信号の宙ぶらりん）の検出

TI TPS5/TPS6/TPS7/TLV シリーズ対応一覧で具体的な対応型番を確認できます。

まとめ

「DC-DC + LDO」のハイブリッド電源ツリーは、効率とノイズの両立を狙った定番アプローチです。設計時のチェック項目は多いですが、パターン化しておけば再利用可能。

電源ツリーが組み終わったら、機械的なルールチェックを必ず1回通すことを推奨します。データシートを目視チェックする時間と労力に比して、自動解析の ROI は圧倒的です。