電源シーケンス違反を1秒で見つける — パワーパストレース活用術

最新FPGA・SoC のデータシートには必ず Power-Up / Power-Down Sequence 規定があります。Cyclone V なら VCCINT → VCCAUX → VCCIO の順、Zynq UltraScale+ ならピントレース3ページを越える複雑さ。

これを違反すると デバイスがラッチアップして即死 か、最悪のシナリオでは 歩留まり10%劣化 といった、経年で発覚するパターンも。レビューで見落とすと数千万単位の損失になりかねません。

本記事では電源シーケンス違反の典型パターンと、それを 解析で機械的に検出する手順 を整理します。

電源シーケンス違反の典型3パターン

パターン1：レール間の前後関係ミス

例えば「VCCINT (1.0V) は VCCAUX (1.8V) より先 or 同時に立ち上げる」と規定されているのに、独立した別 LDO で生成していて VCCAUX の方が早く立ち上がる回路。これがバンクロード次第で起きる。

検出のキー：

VCCINT を作る LDO の Enable 信号
VCCAUX を作る LDO の Enable 信号
両者の Enable に到達するパスを比較

パターン2：Enable信号のタイミング不整合

PG (Power Good) 信号で次段 LDO の EN を駆動する設計はよくあります。が、遅延コンデンサが入っていないと PG → EN の伝播が早すぎて、前段が完全に立ち上がる前に次段が動き始める。

これは回路図単体ではミスに見えない（接続自体は正しい）。シーケンス順を意識した解析が必要。

パターン3：シャットダウン順序の漏れ

立ち上げ順は気にしても 立ち下げ順 を考えていない、というケースも非常に多い。VCCINT より先に VCCIO が落ちると、I/O 経由で VCCINT を吸ってしまう寄生経路が発生する。

パワーパストレース：何を解析するか

ピン単位の属性（cSIG:POW, cVOLT:VCC, cLOGIC:H）から 電源ツリーを自動再構成 すると、以下が機械的に分かります：

電源源 (Source): バッテリー、ACアダプタ等の入力電源
電源変換器 (Regulator): LDO、DC-DC、それぞれの入出力ピン
電源消費先 (Sink): IC の VCC ピン、それぞれの電圧
シーケンス制御線: EN ピンに繋がる信号源（GPIO、PG、RC遅延、Zenerリセット等）

ScoutChecker の Step11 (PowerPathTracer) はこの4要素をネットリストから自動抽出し、Step15 (PowerEvaluator) で電圧整合・シーケンス順を判定します。

検出ログの実例

仮に「VCCINT が VCCIO より遅く立ち上がる」回路を解析した場合のログ例：

[Step11] Power tree reconstruction:
  VCC_5V_IN
   ├─ U2 (LDO) → VCC_3V3 → U7.VCCIO_15
   └─ U3 (LDO) → VCC_1V0 → U7.VCCINT
        EN: U3.EN ← R5 ← U2.PG (no delay)

[Step15] WARNING: VCCINT enable depends on VCC_3V3 power-good signal
         without explicit delay capacitor. Datasheet for U7 (XC7A100T)
         requires VCCINT to ramp BEFORE or SIMULTANEOUSLY with VCCIO.
         Recommend: add RC delay (R-C ≈ 1ms) on U3.EN line.

このメッセージは Step11 のパストレース結果と、デバイスのシーケンス要件（事前定義）を突き合わせて自動生成されます。

手作業でやろうとすると

データシートからシーケンス図を見て、回路図でVCCトレーを辿って、EN 信号の経路を追って…という工程は 半日仕事。しかも疲れた最後の方で見落とす。

ScoutChecker での実時間：解析全体で数秒、シーケンス系の警告抽出は コンマ秒。レビュー会議の前にサクッと回しておく運用が現実的です。

チェックリスト

電源シーケンスを意識する設計レビューで確認すべき項目：

各電源レールの 生成元（Source） が一意に特定できる
LDO/DC-DC の EN 信号がどこから来るか トレース可能
EN 信号に 必要な遅延（RC or 別IC） が入っている
立ち上げ規定の前後関係を メーカー要件と突き合わせ た
立ち下げ規定（電源遮断時の順序）も考慮した
全レールに PG 出力 または 電圧監視 が入っている

これら全てを目視でやるのは現実的でないので、自動化が効く領域です。

まとめ

電源シーケンス違反は目視では見つけにくく、発覚したときには量産後になるリスクの高いミス。パワーパストレースで電源ツリーを機械再構成し、デバイス要件と突き合わせる仕組みを持っておくと、設計レビューの安心感が大きく変わります。

ScoutCheckerの対応FPGA一覧で利用可能なデバイスを確認できます。